1.8pJ/b,12.5-25Gb/s宽范围全数字时钟和数据恢复电路

黄小斌，徐东明

（西安邮电大学 通信与信息工程学院，西安 710061）

摘 要：本文设计了一种基于锁相环的全数字CDR（AD-CDR），其中包括相位检测器、数字控制振荡器（DCO）和DLF。并做到了将DLF自动合成的技术。为此，采用了子采样技术来降低DLF的速度。Inverse Alexander PD和具有5.5位分辨率的DCO组成AD-CDR架构。基于数字架构的设计，AD-CDR占用了的芯片面积，仿真结果表明，在输入速率为25 Gb/s时，功耗只有46 mW。此外，由于采用了综合逻辑，我们的实现具有高度可调性，速率范围达到了12.5-25 Gb / s，与之前的工作相比，范围扩大了很多。

关键词 : 宽输入范围；锁相环；Inverse Alexander PD；子采样

1.8pJ/b,12.5-25Gb/s Wide Range All-Digital Clock and Data Recovery Circuit

HUANG Xiao Bin¹，XU Dong Ming²

(School of Communication and Information Engineering, Xi’an University of Posts & Telecommunications, Xi’an, Shaanxi)

Abstract: In this paper, an all-digital CDR (AD-CDR) based on a phase-locked loop is designed, that includes a PD、DCO、DLF. And to do the voluntary fusion of DLF skillfulness. For this reason, subsampling technology used for cut back the velocity of the DLF. Inverse Alexander PD in addition to DCO 5.5-bit decision form an AD-CDR construction. Based on the digital construction draft, the AD-CDR takes up the chip area. Model consequence display that at an input velocity 25 Gb/s, the competence dissipation is solitary 46 mW. Furthermore, thanks to the use of compound logic, our performance is height adjustable, with a range of 12.5-25 Gb/s, a much larger range than before.

Keywords: Wide input range ; Phase locked loop ; Inverse Alexander PD ; Subsampling.

0 引 言

数字CDR消除了对经典模拟CDR中使用的大型环路滤波电容器的需求。数字CDR采用紧凑型数字环路滤波器（DLF），DLF可以承受电压和温度变化过程，噪声不敏感。该滤波器也可轻松扩展，可跨CMOS技术移植，并具有很强的适应性^[3]。因此，数字CDR是实现深亚微米技术的高速接收机的最佳选择。

在本文中，使用广泛的子采样^[9]来降低整个DLF的运行速度。这使得能够将数字集成推向无需复杂信号处理即可完全合成DLF的水平。实现了基于25-Gb / s PLL的AD-CDR电路。该AD-CDR具有低功耗，简单，快速和准确的Inverse Alexander PD。特别是，当使用子采样时，这个PD在模拟传统Alexander PD方面表现出改进^[3]。 AD-CDR的最后一个构建模块是一个低分辨率数字控制环形振荡器。可以使用低至5.5位的分辨率而不会降低AD-CDR的性能。

由于采用高度数字化的架构，有源芯片面积非常小巧，仅占用0.050平方毫米，远小于竞争产品^{[2] - [8]}。而且，CDR内核的功率效率为1.8pJ / b，这也比现有技术^{[2] - [8]}更好。另外，AD-CDR具有很强的适应性，即可以调谐环路滤波器的特性以满足多个抖动容限（JTOL）规范。工作范围可以从12.5到25 Gb / s不等，这是任何不使用高质量，多千兆赫参考时钟的数字CDR的最广泛的操作范围。

1  全数字时钟和数据恢复架构

AD-CDR的整体框架如图1所示。它由一个bang-bang PD（BB-PD），二次采样器，DLF和DCO组成。BB-PD确定输入数据流（Din）和恢复时钟（Clk）信号之间的相位差。 当时钟超前输入数据时,会产生Early信号以减少恢复时钟的频率。或者，当时钟滞后时，BB-PD输出延迟信号以增加恢复时钟的频率。这些早期和晚期信号以N倍进行二次采样，然后由DLF进行滤波。所得到的信号控制DCO，使得相位误差减小。如果没有发生数据传输，BB-PD无法确定时钟是否超前或滞后数据，不会产生任何信号。因此，DCO未被调整。

图1  AD-CDR整体架构

1.1 Bang-Bang相位检测器

图2  Inverse Alexander PD基本框图

本文提出的Inverse Alexander PD与Alexander PD具有相同的电路图,如图2，但早期和晚期信号互换，这导致CDR循环中的符号反转。

早期：    频率 

晚期：  频率

其他： 不需要调整时钟

CDR环的翻转导致CDR稳定到不同的平衡点。在锁定中，中间采样S1对应于数据采样Dout，而其他采样时刻S0和S2出现在数据转换处^[1]。具有相位差的理想锁定条件。

对于全速率操作，假定所有波形都是理想的。对于PD来说，只有一个稳定的锁定点，对应于Inverse Alexander PD的零相移（位于坐标原点）。

1.2 数字控制振荡器

为了在AD-CDR中实现DCO，使用了一个四分之一速率架构^[8]。这意味着DCO以数据速度的四分之一运行，并以八个均匀相移时钟相位的形式提供所需的采样时间分辨率。这可以通过一个4级差分环形振荡器来实现，并可显着放宽时钟缓冲器和BB-PD电路。对于25 Gb / s的数据输入，DCO频率将为6.25 GHz。

1.3 数字环路滤波器

一个典型的DLF由一个比例和积分路径组成，可以用离散时间传递函数来描述：

其中  和  分别是增益和积分路径，和 是相应的延迟。 在我们实施的DLF中，我们可以调整比例和积分增益设置。比例路径和积分路径的延迟分别为 和 个数字时钟周期。尤其是为了避免稳定性问题，比例路径中的延迟应该受到限制，但是由于CDR环路中的预期抖动，此延迟（）足够低以确保其稳定性^[6]。该DLF直接连接到子采样模块（图1）以允许自动合成整个DLF。比例和积分路径同样受子采样的影响。

1.4子采样

本文采用40nm低功耗CMOS工艺，最大时钟速度不应超过1.75 GHz，以实现DLF的自动化设计（合成、布局和布线）。因此，BB-PD的输出额外采样为4倍。每隔N（16）个数据周期，PDF将只接收一次输出信号。在图1中，子采样对应于块。

尽管较高水平的二次采样会进一步减小DLF的面积和功率，但较高的二次采样因子不会导致整体最佳功率效率。这是因为CDR能够处理BB-PD在很多时钟周期内不接收数据边沿（因此不会产生早期或晚期信号）的数据序列。

2  电路实施

AD-CDR的顶层实现如图3所示。我们在子采样之后推动了部分BB-PD，以便它也可以自动合成。该实现由六个高速采样器组成，后面跟着一个重定时模块，一个子采样模块和（自动合成的）“相位检测逻辑”。

6个高速采样器由DCO每个自己的6.25 GHz时钟相位驱动。四个采样器用于采样数据，而两个采样器用于采样边缘。

图 3  AD-CDR实施框图 （红色用于边缘相关样本，黑色用于数据相关样本）

2.1 BB-PD和子采样

BB-PD和子采样的实现包括两部分：一个完全定制的设计模块和一个自动合成的相位检测逻辑。高速采样器，重定时模块和子采样模块的完整定制模块如图4所示。（其中包含六个采样器，一个重定时模块和一个子采样模块）。

图 4 BB-PD和子采样的完整自定义部分的详细信息

1）采样器：首先，使用高速采样器对输入数据进行采样，该采样器被实现为基于读出放大器的触发器，基于读出放大器的触发器具有一个快速读出放大器输入和一个较短的捕获窗口，然后是一个较慢的再生锁存器。这使其成为二次采样阶段的理想选择，它需要非常快速地捕获高速输入数据，但是对时钟到输出延迟的要求很宽松。图5所示的基于读出放大器的触发器构成。

图5  采样器电路

2）子采样：子采样分两步执行（图6），其中时钟频率首先被二分频，二分频作为时钟信号被施加到三种类型的动态触发器的阵列。因为触发器的输入数据是相应时钟输入速度的两倍，所以数据采样系数为2倍。总体而言，输入数据因此被采样为4倍，时钟信号除以4。这个分频时钟被用作数字模块的时钟信号。

图 6 子采样电路

3）数字相位检测逻辑：BB-PD和子采样器组成了合成的数字相位检测逻辑。这部分是由Verilog描述自动生成的，对应于图7所示的原理图。它比较连续采样并确定时钟是否超前或滞后。

图7 数字相位检测逻辑

2.2 数字环路滤波器

自动生成的DLF的实现如图8所示。DLF从相位检测逻辑接收早/晚信号，然后通过比例和积分路径处理该信号。比例路径分别用 和 直接放大早/晚信号。为了保持AD-CDR的稳定性，该路径中的延迟被最小化并且实现尽可能简单。为了达到这个目的，总是一个整数，输出是一个7位的温度计码。现在，比例路径可以简单地通过选择或取消选择温度计编码输出位的来实现。这些位直接驱动DCO的微调输入。该配置允许增益设置在0和7之间。

图 8 DLF的实施

2.3 数字控制振荡器

为了生成聚合的25 Gb / s PD操作的8个均匀相移时钟相位，DCO被实现为具有差分延迟单元的4级环形振荡器（图9（a））。

延迟单元如图9（b）所示。可以通过调整尾部偏置电流或调整负载网络来调整它。对于负载，我们区分粗调和微调。

图 9 DCO结构

3 实验结果

3.1 对DCO的测试

对于不同的电流设置，测得6.25 GHz的DCO增益KDCO如图10所示。

图10 Kdco在6.25 GHz的增益

图11显示了6.25 GHz时的DCO电源灵敏度。由于电源灵敏度高，DCO的相位噪声会降低。

图11  6.25 GHz电源灵敏度

3.2 相位检测器

为了确定PD的性能，测量采样器的灵敏度。这种灵敏度被定义为采样器正确采样输入数据的时间跨度。对于此测量，应用25 Gb / s的27-1 PRB（PRBS7），上升时间为0.25 UI。 内部DCO被旁路，数据由外部时钟采样。通过扫描外部时钟和输入数据之间的时间差，我们可以确定每个时间差的误码率，生成的浴盆曲线如图12所示。图中红线标注的是：。

图12  PD与25 Gb / s PRBS7输入数据的灵敏度。

3.3 Inverse Alexander PD 性能测试

对于N = 32，传统的PD实际上根本不起作用。从图13中可以明显看出，由于二次取样和非理想性，Inverse Alexander PD明显优于传统PD。如果我们比较发生特定BER时的抖动水平，改善约1.9倍。

图13 Inverse Alexander PD BER测量

对于不同的积分增益，AD-CDR的JTOL如图14所示（比例增益同理）。在图中，添加了SDH STM-256 JTOL掩模和[2]和[4]的JTOL以进行比较。这些JTOL曲线通过以25 Gb / s的正弦抖动应用PRBS7输入数据序列进行测量。每次测量都通过增加抖动水平来获得。

图14  JTOL与25 Gb / s的PRBS7输入数据序列

4 结论

本文所提出的设计的一个关键使能元素是与Inverse Alexander PD一起使用广泛的子采样，以降低合成数字逻辑的运行速度并仍保证CDR的良好操作。通过避免并行结构，可以简化设计，减少有源芯片面积并降低功耗。由此产生的AD-CDR内核面积为0.050平方毫米，在25 Gb / s时功耗仅为46 mW，在12.5 Gb / s时功耗仅为23 mW。实施的CDR是高度可调的并满足SDH STM-256的JTOL规范。

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